설계에 있어서 고려해야 할 타이밍 문제 1. Setup timing violation Setup timing violation은 일반적으로 합성 constraint가 너무 타이트 한경우 발생할 수 있습니다. 예를 들어 0.5um공정을 사용하여 100MHz까지 동작할 수 있는 하드웨어 구조가 있다고 가정합시다. 만약 설계자가 이를 합성하면서 133MHz까지 동작시키도록 합성한다고 합니다. 그렇.. [FPGA] 2016.11.03
Quartus 타이밍 분석, 디자인 성능 검증 설계가 더욱 복잡해짐에 따라 첨단 타이밍 분석 기능의 향상이 더욱 더 요구된다. 타이밍 분석은 각 설계 경로를 측정하고 설계에 대한 최대 시스템 클럭 속도를 알려준다. 정적 타이밍 분석 (static timing analysis) 은 설계의 기능을 체크하지는 않는다. 그러므로 설계자는 전체적인 설계 구.. [FPGA] 2016.11.01
반도체 패키징(packaging)이란? 반도체 패키징이란? 반도체 산업 영역은 크게 IC (Integrated Circuit) Chip design > IC Wafer Fabrication > Packaging > Test로 나눌 수 있습니다. ▲ 반도체 제조 과정 그 중 Amkor는 Packaging과 Test 전문 회사이지요. Si wafer에 가공된 IC chip은 그 자체만으로는 반도체 소자로 구실을 할 수 없기에 반드시 .. [FPGA] 2016.10.20
반도체 package type 1. Ceramic Dual-Inline Package (CDIP / CerDIP) 앰코는 오래전에 도입된 이 패키지에 대해 지속적인 서비스를 제공하고 있습니다. 이 CDIP은 리드 수나 패키지 크기에 있어서 다양한 선택사항을 제공합니다. CDIP은 건조 압착공법 세라믹과 그것을 둘러싸고 있는 DIP 형태의 리드프레임으로 구성되어 있.. [FPGA] 2016.10.20
Avalon MM master templete (Avalon master 예제) The templates provided contain Avalon® Memory-Mapped (MM) Verilog modules bundled as an SOPC Builder-ready component. The component is capable of accessing memory and exposes a simple interface you can access with your own custom logic. The component is parameterizable, allowing you to trade off functionality for area and performance optimizations. You can use the compone.. [FPGA] 2016.10.07
bmp2mif 변환 tool altera FPGA를 사용하다 보면 font, image 등 mif 파일 변환이 필요할 때가 있는데, 이 때 사용할 수 있는 유용한 tool. https://github.com/vaibhavvijay/ECE-241/tree/master/Labs/VGA/bmp2mif [FPGA] 2016.09.28
[Altera] The DLL could not be placed in any location to satisfy its connectivity requirements error 내용... Error (175001): Could not place DLL Info (175028): The DLL name: cpu_sys_wrapper:i_cpu_sys_wrapper|cpu_sys:i_cpu_sy s|cpu_sys_mem_if_ddr3_emif_0:mem_if_ddr3_emif_0|al tera_mem_if_dll_arriav:dll0|dll_wys_m Error (175006): Could not find path between the DLL and destination DQS Group Info (175027): Destination: DQS Group fed by DQS I/O pad ddr3_dqs_p[2] Info (175.. [FPGA] 2016.04.18
Avalon bus의 기초 read, write 동작 The numbers in this timing diagram, mark the following transitions: 1. address, byteenable, and read are asserted after the rising edge of clk. The slave asserts waitrequest, stalling the transfer. 2. waitrequest is sampled. Because waitrequest is asserted, the cycle becomes a wait-state. Address,read, write, and byteenable remain constant. 3. The slave deasserts waitrequest a.. [FPGA] 2016.03.29
[FPGA] Altera ""Simple Nios II System" 간단한 NIOS 구조 및 동작에 관한 내용 > Simple Nios II System : http://www.labbookpages.co.uk/fpgas/alteraHowTos/simpleNiosII.html [FPGA] 2016.03.04
genver 사용 방법 Genvar Genvar is a variable used in a generate loop. Syntax: genvar name; Description: A genvar is a variable used in generate-for loop. It stores positive integer values. It differs from other Verilog variables in that it can be assigned values and changed during compilation and elaboration time. The genvar must be declared within the module where it is used, but it can be de.. [FPGA] 2015.11.19
