내가 알고 싶은 것들

메타 스테빌리티의 이해 메타 스타 빌리티(MetaStability)는 신호가 관련이 없거나 async. clock domain의 회로간에 전송 될 때 FPGA를 포함한 digital device에서 시스템 장애를 일으킬 수있는 현상입니다. 이 백서에서는 FPGA의 metastability에 대해 설명하고 현상이 발생하는 이유를 설명하고 설계 실패를 일으킬 수있는 방법에 대해 설명합니다. Metastability으로 인해 계산 된 MTBF (mean time between failures)는 설계자가 이러한 실패 가능성을 줄이기위한 조치를 취해야하는지 여부를 나타냅니다. 본 백서에서는 다양한 design 및 device parameter에서 MTBF를 계산하는 방법과 FPGA 벤더 및 설계자가 MTBF를 ..

LVDS SERDES Block Diagram DPA Block DPA 블록은 differential input buffer에서 high-speed serial data를 가져 와서 데이터를 샘플링하기 위해 left and right PLL에 의해 생성 된 8 개의 phase 중 하나를 선택합니다. DPA는 serial data의 phase에 가장 가까운 phase을 선택합니다. 수신 된 데이터와 선택된 위상 사이의 최대 위..

understanding BITSLIP (one more time)UPDATED 02-dec-2010: Replaced all references to DIVCLK with CLKDIV. Both terms are used in UG382 (Clocking Resources), but only CLKDIV is used in UG381 (SelectIO Resources) and DS162 (Datasheet). All my other posts in this thread have been updated as well. 이것은 스파르탄 6 ISERDES2 BITSLIP 기능을 이해하기위한 것이며, BITS..

출처 : https://m.blog.naver.com/PostView.nhn?blogId=eom913&logNo=128079723&proxyReferer=https%3A%2F%2Fwww.google.com%2F 1. Metastability Asynchronous clock간 signal을 교환할 때 보통 flip-flop을 2개를 연달아 거치도록 하라고 합니다. 그래야 metastability를 피할 수 있다고 하는데, metastability란 간단히 low도 high도 아닌 중간상황..

Terasic 사에서 판매하는 Altera DE0 FPGA 보드에는 50MHz로 동작하는 Cyclone 3 EP3C16F484C6 FPGA가 탑재되어 있는데요. 아래 그림처럼 FPGA 외에 여러 주변장치들도 있어서, 다양한 주변장치들을 사용할 수 있습니다. 이 주변장치들을 사용하려면 주변장치에 어느 핀이 연결되어 있는지 알아야 합니다. ..

Warning: Time value "<value>" truncated to "0"DescriptionThe Quartus® II software generates this warning message if you do not specify the time unit for your Classic Timing Analyzer assignments. For example, the assignment set_input_delay 0.500 -clk_ref clock -to data_in -max does not include the time unit for the number 0.500. In such cases, it is not clear whether the..

1. Target device : Cyclone V SoC 2. External Memory : DDR3 1Gb The design leverages the ability for users to send Avalon® Memory Mapped commands over JTAG. The Avalon-MM commands are routed to a JTAG to Avalon Master Bridge, which is tied to the FPGA To HPS AXI™ Bridge on the HPS. From there the data is directed into the L3 Interconnect where it is routed based on the dest..

아래와 같은 콘텐츠가 있으며 심플한 설명과 그림을 제공합니다. 특히, verilog 초보자들에게 도움이 될 것 같네요. 1. Verilog Synthesis Methodology 2. Synthesizeable Templates 3 .Coding Guidelines 4. State Machine Guidelines coding_and_synthesis_with_verilog.pdf

아래와 같은 err가 발생하면, 당황하지 말고, 다음 2가지를 확인해보세요. > fatal_error:maphelpers:basmpreport.c:214:1.18 - not able to add errors to file 1. 여분의 disk space가 있는지 확인해보세요. 2. ISE를 "관리자 권한으로 실행"을 하여 구동시키면 정상적으로 compile이 될 것입니다.

1. nCONFIG 가 Low에서 High로 변하면, Configuration이 시작됩니다. – MSEL 입력값으로 Configuration 모드를 결정합니다. 2. Pull-up 저항이 nSTATUS 를 High로 끌어 올립니다. 3. Configuration 데이터는 DCLK 의 rising edge에서 동기되어 전달됩니다. – DATA0 (Serial) – DATA[7..0] (Parallel) 4. 만일 configuration중에..