내가 알고 싶은 것들

반도체 패키징이란? 반도체 산업 영역은 크게 IC (Integrated Circuit) Chip design > IC Wafer Fabrication > Packaging > Test로 나눌 수 있습니다. ▲ 반도체 제조 과정 그 중 Amkor는 Packaging과 Test 전문 회사이지요. Si wafer에 가공된 IC chip은 그 자체만으로는 반도체 소자로 구실을 할 수 없기에 반드시 ..

1. Ceramic Dual-Inline Package (CDIP / CerDIP) 앰코는 오래전에 도입된 이 패키지에 대해 지속적인 서비스를 제공하고 있습니다. 이 CDIP은 리드 수나 패키지 크기에 있어서 다양한 선택사항을 제공합니다. CDIP은 건조 압착공법 세라믹과 그것을 둘러싸고 있는 DIP 형태의 리드프레임으로 구성되어 있..

The templates provided contain Avalon® Memory-Mapped (MM) Verilog modules bundled as an SOPC Builder-ready component. The component is capable of accessing memory and exposes a simple interface you can access with your own custom logic. The component is parameterizable, allowing you to trade off functionality for area and performance optimizations. You can use the compone..

DTR - Data Terminal Ready DSR - Data Set Ready RTS - Request To Send CTS - Clear To Send

altera FPGA를 사용하다 보면 font, image 등 mif 파일 변환이 필요할 때가 있는데, 이 때 사용할 수 있는 유용한 tool. https://github.com/vaibhavvijay/ECE-241/tree/master/Labs/VGA/bmp2mif

General timing Line period 64 us (Micro-seconds) Line blanking 12.05 +- 0.25 us Line sync 4.7 +- 0.1 us Front porch: 1.65 +- 0.1 us Burst start 5.6 +- 0.1 us after sync start. Burst 10 +- 1 cycles a = line sync b = back porch There are various Video/Television standards in use. Important ones are CCIR/PAL, EIA/NTSC, SECAM etc. The major difference between these standards is in..

A composite horizontal and vertical signal sync for the green signal in RGB에서 그린 시그널의 콤포지트와 수평 시그널 싱크. 보통 모니터는 5가지 신호를 사용합니다. 레드, 그린, 블루, 수평과 수직 싱크. 싱크-온-그린 모니터는 3가지 연결을 활용합니다. 레드에 하나, 블루에 하나, 두 개의 싱크된 수평과..

error 내용... Error (175001): Could not place DLL Info (175028): The DLL name: cpu_sys_wrapper:i_cpu_sys_wrapper|cpu_sys:i_cpu_sy s|cpu_sys_mem_if_ddr3_emif_0:mem_if_ddr3_emif_0|al tera_mem_if_dll_arriav:dll0|dll_wys_m Error (175006): Could not find path between the DLL and destination DQS Group Info (175027): Destination: DQS Group fed by DQS I/O pad ddr3_dqs_p[2] Info (175..

The numbers in this timing diagram, mark the following transitions: 1. address, byteenable, and read are asserted after the rising edge of clk. The slave asserts waitrequest, stalling the transfer. 2. waitrequest is sampled. Because waitrequest is asserted, the cycle becomes a wait-state. Address,read, write, and byteenable remain constant. 3. The slave deasserts waitrequest a..

간단한 NIOS 구조 및 동작에 관한 내용 > Simple Nios II System : http://www.labbookpages.co.uk/fpgas/alteraHowTos/simpleNiosII.html