내가 알고 싶은 것들

xilinx로 core generator를 실행시키시다 보면 어느 순간 아래와 같은 err가 발생한다. ERROR:sim:569 - Failed to set default project options. ERROR:encore:268 - Project C:\cases\test\coregen.cgc could not be opened ERROR:encore:312 - Couldn't create new project. New Project Cancelled. 역시 xilinx 답게 왜 이런 err를 토해내는지 한 마디 언급..

ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB component: PAD symbol "gclk3_i" (Pad Signal = gclk3_i) BUF symbol "UPAD_CLK3" (Output Signal = hpi_clk) 또, 이 err를 해결해 보기 위해 xilinx forum에 들렸다... 누군가가 Try this Project--> clean up project files and resynthesize your design 이렇게 해보라고 해서 해 봤지..

ERROR:TSDatabase:8 - Second spec definition found for TSid "TS_U_TO_D": original definition: TS_U_TO_D=FROM U_CLK TO D_CLK TIG new definition: TS_U_TO_D=FROM:U_CLK:TO:D_CLK:TIG 이 문제에 대해 xilinx forum에서 찾아보니.... SolutionTo work around this issue, manually remove the duplicate entry in the ucf file. This problem will be fixed in the next major release of t..

xilinx tool의 문제는 하루 이틀이 아닌 듯 싶다. 이번에는 chipscope tool err. chipscope가 어느날 아래와 같은 err를 토해냈다.. target device는 vertax hi-rel series. COMMAND: configure 0 "D:\temp\lab1\clock_part1.bit" 0 (((as you see it's a ChipScope tutorial))) ERROR: Configuration failed. INFO: Found 0 Core Units in the JTAG device Chain. 당췌 ..

ERROR:ConstraintSystem:59 - Constraint <NET "addr_5_i" LOC = "H2" ;> [E:/Neo/SIG/2_HDLC/chipscope_test/chip_trig.ucf(15)]: NET "addr_5_i" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file xilinx가 유연하지 않은 이유는 pin assignment에..

EDIF와 NGC는 netlist라는것들인데, 이것은 HDL이나 스케매틱으로 디자인 한 것을 합성을 하면 생성되는 파일들입니다. 이런 넷리스트를 만들 때는 산업표준이 있는데 산업의 표준으로 쓰이는 파일이 EDIF 이고, NGC는 ISE의 합성 툴인 XST로 합성을 하면 생성되는 넷리스트 파일입니다. 그래서 기..

대체 이 err는 또 뭔가..??? PnR할 때 이런 err가 발생하는건 또 처음보는데... 이런 몹쓸 xilinx 같으니라구!! Phase 1.1 ERROR:Place:346 - The components related to The RPM "hdlc_dpram/hset" can not be placed in the required relative placement form

Altera user였다가 xilinx를 사용하다 보면 tool 사용이 서툴러서도 그렇겠지만 무엇보다 tool이 quartus에 비해 유연하지 않다는 것이다. ISE는 quartus에서 warining으로 처리할 법한 문제도 하나하나 똑바로 처리하고 넘어가로 당당히 err를 토해낸다. ISE 14.4에서 조차 core generator에서 iSE를 다시 설치..

Verilog Construct ISE Simulator Support Comment SYSTEM TASKS AND FUNCTIONS Display System Tasks $display supported $displayb supported $displayh supported $displayo supported $monitor supported $monitorb supported $monitorh supported $monitoro supported $monitoroff supported $monitoron supported $strobe supported $strobeb supported $strobeh supported $strobeo supported $write ..

Design Compiler를 이용하여 RTL을 합성하는 과정은 다읍과 같다. 1. Specify libraries Design Compiler가 사용할 library를 지정해준다. 이 과정에서 target library, link library, symbol library를 선언해 준다. 2. Read design User가 synthesis할 design을 올리는 과정이다. Design Compiler는 RTL, gate-level netlist 등 다양한 형태로 ..