내가 알고 싶은 것들

[Implementation] 1. Translate ( 혹은 NGDBUILD (xilinx) ) : XNF, EDIF Format의 Netlist파일을 읽어드려 AND gate, OR gate, Decoder RAM등과 같은 logic Element로 표현되는 logic Design인 NGD(Native Generic Design)파일로 변환하는 과정이다. 이 NGD파일은 Xilinx Internal Database File Format이다. 대표적으로 다음과 같은 절차가 수행된..

FPGA bit file 생성을 위해 Synplify로 RTL synthesis를 마쳤다면, 이제는 synthesis된 결과를 FPGA에 mapping하고 PNR을 할 차례이다. Mapping, PNR을 하고 bit file을 생성하는 것은 Xilinx ISE를 통해 할 수 있다. 그럼 mapping, PNR을 하는 과정을 순서대로 살펴보도록 하자. 1. NGD build NGDBuild 단계에서는 Synplify를 통해..

FPGA에서 design을 수행하기 위해서는 먼저 design RTL을 synthesis해야 한다. Synthesis하는 과정은 사용자가 작성한 RTL을 FPGA에 담기위해서 AND, OR, flip-flop, memory와 같은 logic element로 분해하는 과정을 말한다. Synthesis과정은 Xilinx ISE를 통해 할 수도 있지만, 보통은 Synplify를 통해 수행한다. 다음은 Synp..

사실 verilog라는 언어자체보다는 설계가 우선인 것이고, verilog는 도구에 불과하지만, 도구를 잘 아는 것도 많은 도움이 되는 것이 사실입니다. 또한, verilog의 timing 정의라던지 신호의 driving에 대해서 어느정도 명확히 이해하면 PLI programming으로 좀 정교한 모델을 만들때 크게 도움이 됩니다..

Verilog언어로 '시간 지연'을 주기 위하여 다음과 같이 코딩합니다. assign #5 foo = tiger ; 우리가 자주 쓰는 문장이지만, 이 문장을 가만히 보면 단위가 없습니다. '5'의 의미는 무었일까요? 이 것은 마치 우리가 시간 약속을 정하면서 "친구야 5 있다가 보자." 라고 이야기 하는 것과 같습니다. 여..

ASIC 또는 FPGA에서 delay, skew, slack, slew등의 용어가 자주 나오고 있습니다. 모두 타이밍에 관한 특성 값들이지만, 서로 어떻게 다른 지 개념을 잡고 있는 것이 중요할 것 같습니다. 1. Delay ASIC 또는 FPGA에서 발생하는 지연(delay)은 흔히 이야기 하는 [딜레이]가 맞습니다. [DELAY] = [CELL_DELAY] + [NET_D..

>> http://hyomin.deu.ac.kr/~bychoi/link_pci_fpga.html Research Code for Computer Vision (web sites) Middlebury Computer Vision, Stereo Evaluation (web sites) Web sites on Embedded Computer Vision 코넬 대학 "Advanced Microcontroller Final Project" 강좌 홈페이지 NIOS and SoPC 관련 자료 : 조지아공대 Hamblen 교수 홈페이지 Smiley Micros사 자료 : Vi..

DDR3 SDRAM 아키텍처는 버스 속도 600Mbps~1.6Gbps(300~800MHz)를 갖는 보다 높은 대역폭과 저전력 소모를 위한 1.5V 동작, 그리고 90nm 공정에서 2기가비트의 보다 높은 집적밀도를 지원한다. 이 아키텍처가 보다 빠르고 크며 비트당 소모 전력도 더 적다는 데는 의문의 여지가 없다. 그러나 DDR3 SDRAM DIM..

폴더를 다음과 같이 만든다. MPW_2008 -> src : 관련된 모든 소스코드를 넣는다. sim : simulation 관련 파일 (testbench, testbench 에서 불러오는 파일 (*.dat 같은...), etc.) testbench : msr_tb.v 관련된 모든 파일들을 'include 해놓는다. ex) `include "../mt48lc32m8a2.v" `include "../src/bram_active_word.v" mt48lc32m8a2.v 랑 bram_act..

PLL(Phase-Locked Loop) 과 DLL(Delay-Locked Loop) 1. PLL의 기능과 용도 · 2. 아날로그 PLL의 동작 · 3. 위상검출기(phase detector) · 4. 전압제어 발진기(voltage controlled oscillator: VCO) · 5. 전하펌프(charge-pump) PLL · 6. Delay-locked loop(DLL) · 7. 클락 데이터복원회로(CDR) · Phase-Locked Loop 와 Delay-Locked Loop.pdf PLL-DLL..