[xilinx] ERROR:ConstraintSystem:59 - Constraint ....

 

 

ERROR:ConstraintSystem:59 - Constraint <NET "addr_5_i"  LOC = "H2"  ;>
   [E:/Neo/SIG/2_HDLC/chipscope_test/chip_trig.ucf(15)]: NET "addr_5_i" not
   found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file

 

 

xilinx가 유연하지 않은 이유는 pin assignment에서도 볼 수 있다.

예를 들어 PACE에서 pin assign을 하고 필요에 따라 top logic에서 해당 pin을 사용하지 않을 때

다시말해, ucf 파일에는 pin assign이 있지만 top에 해당 pin이 존재하지 않을 때 아래와 같은 err를 발생시킨다.

implementation한 경우라면 이미 netlist에 기록되어 있기 때문에 ucf 파일 중 사용하지 않는 pin을 삭제 한다 하더라도

이러한 err는 계속 토해낼 것이다.

 

이는 사용하지 않는  pin에 대해 내부적으로 input pull-up을 자동으로 해주는 altera와 대조적이다.

따라서, xilin에서는 사용하는 pin과 하지 않는 pin에 대한 정확한 표현을 해줘야 한다

debugging할 때나 top 설계가 board 기반으로 하고 있을 경우 이런 문제 때문에 뭐하나 수정하기가 매우 불편하다. 

 

 

 

어쨌건.. 이런 err 발생 시 ucf에는 정의되어 있지만, 실제 top logic에는 해당 pin을 사용하지 않으므로

ucf에서 해당 pin을 삭제해야 한다

 

그런데.. 간혹 이런 경우가 있다. ucf도 수정하고, netlist 파일도 지우고 다시 implementation 해도

이 쓰레기 같은 err가 계속 나는 경우가 있다.

그럴 때는 방법이 없다.

프로젝트를 새로 만들어 implementation하는 수 밖에... 

(대체 왜 이런 xilinx를 많이 쓰고 있는지 이해가 안간다는...--')

 

 

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