내가 알고 싶은 것들

MATLAB m 파일로 짠 프로그램을 실행파일로 만들 수 있습니다. 간단하게 m파일을 작성합니다. 저는 아래와 같이 작성해보았습니다. x = [1:100] y = x.^2 + x plot(x,y); a = input('입력'); 실제로 exe파일을 만들어보겠습니다. 1. 매트랩창에서 File 탭에 New 메뉴에서 Deployment Project를 선택합니다. 2. Name에 ..

전 가산기(Full adder) 가산기(Adder)에는 반가산기(Half adder)와 전가산기(Full adder) 두개가 있다는걸 전 포스트에서 알아보았다. 그 중 전가산기에 대해 알아보자. 앞에서 반가산기는 2개의 2진수 A와 B를 더하여 합(Sum)과 캐리(Carry)를 산출하기 위한 조합 논리회로라는걸 알아 보았다. 그럼 전가..

조합 논리회로 (Combination Logic Circuit) 조합 논리회로는 임의의 시점에서의 출력 값이 그 사람의 입력값에 의해서만 결정되는 논리회로이며, 내부 기억 능력 즉 메모리를 갖지 않는다. 조합 논리회로는 여러개의 기본 논리 게이트를 가지고 조합하여 원하는 연산을 할 수 있게 한 것이며, 입..

Altera offers several external memory controller IPs that use the Avalon interface specification on the local side, this is the interface that is connected to the user's logic. This article will examine the basics of interfacing to an Avalon controller such as the High Performance Controller II (HPCII) and how to do simple read and write burst transfers. The diagram below show..

열심히 작업 중에 가끔 아래 그림과 같이 top 모듈이 자기 자리에서 쫒겨나는(?) 경우가 있다. 뜬금없는 이런 문제에 대해 그 동안 이전 backup 해 두었던 project를 load하여 다시 작업했는데.. 안되겠다 싶어 이런 저런 방법 들을 찾아 봤다.. 결론은... 지랄맞는 ISE의 port err 표현법이란 것.....

전자파 자체에 대한 이론과 스미스 차트 글을 만들다 보니 복소수 신호 란 개념에 대해 뭔가.. 명확히 정의를 내릴 필요가 있어서 이런 글을 쓰게 되었습니다. 여러분이 허구헌날 보시는 S 파라미터나 임피던스, 반사계수 등등히 RF신호들은 다 복소수 형태를 가지고 있죠? 그렇다면 아래..

메모리란 ? 컴퓨터정보공학과 권필재(1189004) 2011. 5. 16 목차 1. 메모리란? 2. FSB란 무엇인가? 3. 메모리에서 DDR과 DDR2, DDR3의 차이점은 무엇인가? 1. 메모리란? 메모리'라는 말은 기억장치라는 뜻을 가지고 있지요. 우리가 원하는 작업을 컴퓨터에서 처리하기 위해서는, 처리대상의 내용이나 또..

xilinx로 core generator를 실행시키시다 보면 어느 순간 아래와 같은 err가 발생한다. ERROR:sim:569 - Failed to set default project options. ERROR:encore:268 - Project C:\cases\test\coregen.cgc could not be opened ERROR:encore:312 - Couldn't create new project. New Project Cancelled. 역시 xilinx 답게 왜 이런 err를 토해내는지 한 마디 언급..

ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB component: PAD symbol "gclk3_i" (Pad Signal = gclk3_i) BUF symbol "UPAD_CLK3" (Output Signal = hpi_clk) 또, 이 err를 해결해 보기 위해 xilinx forum에 들렸다... 누군가가 Try this Project--> clean up project files and resynthesize your design 이렇게 해보라고 해서 해 봤지..

ERROR:TSDatabase:8 - Second spec definition found for TSid "TS_U_TO_D": original definition: TS_U_TO_D=FROM U_CLK TO D_CLK TIG new definition: TS_U_TO_D=FROM:U_CLK:TO:D_CLK:TIG 이 문제에 대해 xilinx forum에서 찾아보니.... SolutionTo work around this issue, manually remove the duplicate entry in the ucf file. This problem will be fixed in the next major release of t..