내가 알고 싶은 것들

FPGA RAM datasheet 1. Single Port RAM 2. Simple Dual Port RAM 3. True Dual Port RAM 1. Single Port RAM - The Single-port RAM allows Read and Write access to the memory through a single port,. 그림은 IP core 를 이용하여 Block ram generator 를 실행, 그중 Single Port RAM 을 선택하였을 때 나오는 RAM module Interface 이다. 그림에서 검은 색이 실제..

ABSTRACT In this paper, we introduce a Round–robin Arbiter Generator (RAG) tool. The RAG tool can generate a design for a Bus Arbiter (BA). The BA is able to handle the exact number of bus masters for both on-chip and off-chip buses. RAG can also generate a distributed and parallel hierarchical Switch Arbiter (SA). The first contribution of this paper is the automated ge..

xilinx modelsim & license 설정 방법 저작 : 백승규 Xilinx및 Modelsim License설정.pptx

xilinx를 이용한 합성 및 다운로드 방법 저작 : 백승규 Xilinx를 이용한 합성 및 FPGA 다운로드 가이드.pptx

자일링스 FPGA의 기본구조 xilinx Basic FPGA Architecture.ppt

내부 광전효과(internal photoelectric effect) 광도전효과를 말한다. 반도체에 빛이 입사되면, 현저하게 전기저항이 저하하는 현상. 장강계수(Nagaoka’s coefficient) 고리형 코일의 인덕턴스 L은 μSN2/ℓ으로 계산할 수 있으나(단, μ : 투자율, S : 단면적,ℓ: 길이, N :권수), 봉 형상 코일의 인덕턴스 L'..

Intro 사실 이진 나눗셈 자체가 십진수의 나눗셈과 큰 차이가 있는 것은 아니다. 단지 0~9 대신 0~1 이라는 숫자체계를 이용할 뿐이다. 하지만 알고리즘이 생각만큼 이해하기가 쉽지 않다. 특히 음수와 양수의 나눗셈, 혹은 음수끼리의 나눗셈까지 모두 고려해야한다면 더더욱 그렇다. 일단, ..

※ Verilog 2001 기준 일반적으로 직접 덧셈, 뺄셈, 곱셈, 나눗셈 로직을 구현하지 않는 이상, 합성 툴이 자동으로 로직을 구현합니다. 속도와 면적을 바꾸고 싶다면, 합성 툴 메뉴얼을 확인해야 하며, 필요할 경우 직접 로직 구현해야 합니다. ● Adder (덧셈기) x 비트와 y 비트를 더하면 x + y 둘..

Arbiter는 실제 ASIC 디자인에서도 흔히 쓰이는 로직입니다. 제일 쉬운 방법으로 대강 3가지 정도로 디자인 할 수 있는데 아래와 같습니다. 물론 정답은 따로 없습니다. 잘돌면 장땡이죠. 1. 우선 순위 고정방식 (FIXED PRIORITY) 여러놈이 동시에 요구할때 우선순위는 고정되어 순번이 높은놈 한..

■ CL (CAS Latency) - 메모리에 Column address 를 보내고 난 후 data 가 memory 의 out pin으로 출력되기 까지의 시간을 말한다. - Read Latency ■ tRCD (Row Address to Column Address Delay) - Row address 가 열리고 Column address 가 access 될때 까지의 clock cycle. ■ tRP (Row Precharge Time) - Precharge command 가 내려가고 그 다음 Row a..