HDLC - S 프레임(supervisory frame) I-frame에 제어정보를 실어 piggybacking을 하는 것이 불가능하거나 부적절할 때(지국이 송신하려는 자체 데이터가 없을 때, 또는 확인응답이 아닌 명령이나 명령에 대한 응답을 보낼 필요가 있을 때) S-프레임이 확인응답 및 흐름제어와 오류제어를 위해 사용된다. S-프레임에는 정보 필드가 .. [통신] 2012.12.10
HDLC - 제어필드(Control Field) 데이터 링크에서의 기능 중 하나가 흐름제어라고 언급한 바가 있다. 이 흐름 제어를 위해 사용되는 한 바이트 또는 두 바이트의 세그먼트를 제어필드(Control Field)라고 한다. 두 경우 모두 비슷하므로 한 바이트의 제어필드를 갖는 경우에 한해 설명한다. 제어필드는 프레임의 종류에 따라 .. [통신] 2012.12.10
HDLC : 비트 중심(bit-oriented) 프로토콜 - 비트 중심에서는 시작과 끝을 표시하기 위해 제어문자 대신 비트들의 값을 전송한다. - 프레임의 시작과 끝을 표시하는 3가지 방법 1) 플래그(01111110)로 프레임의 시작과 끝을 나타내는 방식, 0의 삽입도 같이 사용 (HDLC 프로토콜에 사용) 2) 시작 표시(10101011)로 프레임의 시작을 알리고 헤.. [통신] 2012.12.10
데이터 전송 프레임-HDLC 프레임(flag, address) 강의 데이터 전송 프레임-HDLC 프레임-FLAG http://www.jisic4u.com/tn/board.php?board=F0004&command=body&indexorder=2&no=42&page=2 데이터 전송 프레임-HDLC 프레임-ADDRESS http://www.jisic4u.com/tn/board.php?board=F0004&page=2&indexorder=2&command=body&no=43 [통신] 2012.12.10
HDLC(High-level Data Link Control)란 무엇인가? 1.개요 - IBM이 개발한 SDLC절차를 1974년 ISO가 채택하여 개발한 데이터링크 제어절차임 - 임의의 비트열을 전송할수 있으므로 비트지향형 전송 제어절차 - 신뢰성이 높은 성능 제공, 전송효율의 증대 2.기능 1) 흐름제어 (flow control) - 송수신 양단간에 전송 데이터 블럭을 위해 버퍼를 두고 흐.. [통신] 2012.12.10
[증폭회로] - 증폭회로의 동작 2. 증폭 회로의 동작 (1) 바이어스 값을 구하는 방법 [1] VBE 와 IB E=R1IB+VBE IB=-VBE/R1+E/R1 [2] VCE 와 IC E=R2IC+VCE IC=-VCE/R2+E/R2 (2) 증폭도를 구하는 방법 [1] 입력측에서의 동작 ① 베이스-이미터 간 전압 vBE의 변화 : 입력 측 교류 회로에서 회로 전체의 입력 전압 vBE는 바이어스 전압 VBE와 교류 입력 .. [소자] 2012.12.07
[Design Compiler] Synthesis 수행 과정 Design Compiler를 이용하여 RTL을 합성하는 과정은 다읍과 같다. 1. Specify libraries Design Compiler가 사용할 library를 지정해준다. 이 과정에서 target library, link library, symbol library를 선언해 준다. 2. Read design User가 synthesis할 design을 올리는 과정이다. Design Compiler는 RTL, gate-level netlist 등 다양한 형태로 .. [FPGA] 2012.12.05
[Xilinx] ISE implementation 순서 : NGDBuild/MAP/PnR [Implementation] 1. Translate ( 혹은 NGDBUILD (xilinx) ) : XNF, EDIF Format의 Netlist파일을 읽어드려 AND gate, OR gate, Decoder RAM등과 같은 logic Element로 표현되는 logic Design인 NGD(Native Generic Design)파일로 변환하는 과정이다. 이 NGD파일은 Xilinx Internal Database File Format이다. 대표적으로 다음과 같은 절차가 수행된.. [FPGA] 2012.12.05
Mapping, PNR with Xilinx ISE FPGA bit file 생성을 위해 Synplify로 RTL synthesis를 마쳤다면, 이제는 synthesis된 결과를 FPGA에 mapping하고 PNR을 할 차례이다. Mapping, PNR을 하고 bit file을 생성하는 것은 Xilinx ISE를 통해 할 수 있다. 그럼 mapping, PNR을 하는 과정을 순서대로 살펴보도록 하자. 1. NGD build NGDBuild 단계에서는 Synplify를 통해.. [FPGA] 2012.12.05
Synthesis with Synplify FPGA에서 design을 수행하기 위해서는 먼저 design RTL을 synthesis해야 한다. Synthesis하는 과정은 사용자가 작성한 RTL을 FPGA에 담기위해서 AND, OR, flip-flop, memory와 같은 logic element로 분해하는 과정을 말한다. Synthesis과정은 Xilinx ISE를 통해 할 수도 있지만, 보통은 Synplify를 통해 수행한다. 다음은 Synp.. [FPGA] 2012.12.05
