fan-out 이란 무엇이며 fan-out을 지정하는 이유

 

Fan-out이란?

 

디지털 회로에서 많이 사용되는 표준논리소자들(TTL이나 CMOS 등)은 1개의 출력신호에 접속할 수 있는
입력신호의 수에 제한이 있는데 이를 Fan-out이라고 합니다.

 

Fan-out을 지정하는 이유는?

 

Fan-out을 지정하는 이유는 크게 Signal quality와 Timing적 관점으로 나누어 볼 수 있습니다.

 

우선 Signal quality적 관점에서 보면 각 소자의 Output단(Driver)에는 최대로 흐를 수 있는 전류에 제한이 있습니다.
그렇기 때문에 Fan-out을 초과하여 부하를 접속하게 되면 출력전류가 지나치게 커서 Output단(Driver)의 회로가 손상 될 수도 있고,
Output단(Driver)의 전압강하 때문에 출력전압 레벨이 Input단(Receiver)의 Spec. 에 도달하지 못하여 입력되는 신호의 논리상태를
보장할 수 없게 되기도 합니다. 따라서 입력신호의 논리 상태의 보장을 위해 1개의 출력 신호에 접속할 수 있는 입력신호의 수를 제한합니다.

 

다음으로 Timing적 관점에서 보면 Input단(Receiver)이 늘어날수록 Capacitance 성분(Transmission Line의 Capacitance 성분,
Receiver단 내부의 Capacitance 성분)이 늘어나므로 Propagation delay가 커집니다. 그 결과 Setup time과 Hold time을 만족시키지

못할 경우가 발생해 System의 오동작 원인이 될 수 있습니다.

 

Fan-out은 어떻게 결정할까요?

 

Fan-out은 Output단(Driver)의 Output Current와 Input단(Receiver)의 Input Current의 비에 의해서 결정되는데 식은 아래와 같습니다.

 

예를 들면 IOH = 0.4mA, IOL = 16mA, IIH = 0.04mA, IIL = 1.6mA 이라고 가정했을 때 Fan-out을 계산해 보면 1개의 출력신호에 10개의
입력신호를 연결 할 수 있음을 알 수 있습니다. 하지만 이렇게 Datasheet에 나와있는 값에 의한 결과는 이상적인 것이고,
현실에서는 계산한 결과 값대로 연결하면 동작이 안되거나 오동작 하는 경우를 보게 됩니다.

 

Fan-out에 따른 차이점 비교

 

아래의 Topology 1을 보면 하나의 Ouput단자에 하나의 Input단자가 연결되어 있는 1:1구조이고, Topology 2는 하나의 Output단자에
네 개의 Input단자가 연결되어 있는 1:4구조 입니다.

 

 

 

이 2개의 Topology는 Output단(Driver)의 Buffer Impedance, 동작 주파수, Transmission Line의 Characteristic Impedance와
Pattern의 총 길이 등 모든 조건이 동일하고, Input단(Receiver)의 수만 늘어난 구조입니다. 아래는 이러한 구조의 차이에 따라
결과값이 어떤 차이를 보이는지 Simulation 한 결과입니다.

 

 

 

우선 Waveform을 보면 Noise margin이 확연히 줄어든 것을 볼 수 있습니다. 아래 표에서 보면 Overshoot High Voltage와
Overshoot Low Voltage가 줄어든 것을 확인 할 수 있습니다. 또한 Flight Time을 보면 Topology 1보다 Topology 2의 경우가
값이 더 커진 것을 알 수 있습니다. 그리고 가장 아래 있는 표는 Setup skew와 Hold Skew를 정리한 것입니다.
(표에 나와있는 Setup, Hold Skew값은 DDR Interface에서 실제 사용되었던 값입니다.) Setup Skew는 두 Topology 모두
Spec. 안에 여유롭게 들어오지만 Hold Skew를 보면 Topology 2의 경우 Spec. 안에 들어오지 않는다는 것을 알 수 있습니다.
이는 Input단(Receiver)이 증가하면서 전압강하가 일어나고, Capacitance 성분이 늘어나므로 나타나는 현상입니다.
이러한 이유로 현실적으로는 Datasheet에 따라 회로를 구성하더라도 오동작이 발생할 수 있기 때문에 Simulation을 통해 검증이 필요합니다.

 

 

 

참고자료 : 윤덕용 교수의 기술노트 

  http://dictionary.sensagent.com
                                                                             http://www.slideshare.net

 

                                                                작성자  :  Internex CAE Team  Park. Ah Yeon