[Altera] timing simulation 방법

  

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Altera project 생성 -> tb 추가 -> Compile(EDA Netlist Writer 확인)

-> EDA RTL Simulation -> EDA Gate Level Simulation 

 

순서로 진행한다.

 

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기본적으로 "Running Gate-Level Simulation (NativeLink Flow)" 와 "Running a Simulation (Custom Flow)" 두가지로 나누어진다.

 

두번째것은 -> ativeLink-generated scripts—use NativeLink only to generate simulation script

templates that you can use to develop your own custom scripts.

그런다음 

 

5. Compile the design and testbench files in your simulator.

6. Run the simulation in your simulator. -> 이렇게 실행하면 된다.(별반 차이는 없다)

즉, 나만의 script file을 생성해서 따로 돌리면 되는것 같음.

 

 

 

 

여기에서 첨부 파일처럼 NativeLink settings에서  Compile test bench를 선택하여 

test bench 파일을 선택해주고.. 거기에  Test bench name과 Top level module in test bench 이름을 test bench 파일 이름과 동일하게 입력해준다.

<<<====== 이 부분이 정말 중요하므로 꼭 확인 하도록 해라.

 

 

 

"Generate the simulation netlist!"

 

자세한 설명은

http://www.altera.com/literature/hb/qts/qts_qii5v3.pdf?GSA_pos=3&WT.oss_r=1&WT.oss=timing%20simulation

이 문서 1-11 page에 있다.

 

그리고 첨부 capture 파일을 확인바람.

 

 

Functional Simulation을 먼저 수행한다.

Run EDA simulation tool -> EDA RTA simulation 을 수행한다.

 

 

 

이렇게 test bench를 설정 한 후 

-> compile을 새로한다.

-> 아래와같이 EDA Gate Level Simulation을 수행한다.

 

 

 

 

이렇게 simulation model을 선택한다.

 

(이 선택 항목은 device종류에 따라서 나온지 않을 수도 있다.)

 

 

자,,, 이제 go!

 

 

 

이렇게 simulation결과를 얻을 수 있다.

 

 

==> 그런다음 Alter에서 /simulation/model/에 생성한 do file을 copy하여 나만의 do file을 만들어 써먹는다.

[출처] Altera timing simulation 설정|작성자 맷트