열심히 작업 중에 가끔 아래 그림과 같이 top 모듈이 자기 자리에서 쫒겨나는(?) 경우가 있다.
뜬금없는 이런 문제에 대해 그 동안 이전 backup 해 두었던 project를 load하여 다시 작업했는데..
안되겠다 싶어 이런 저런 방법 들을 찾아 봤다..
결론은... 지랄맞는 ISE의 port err 표현법이란 것...(--+)
ISE의 sources에 hierarchy는 code 내부 module를 확인해 기계적으로 표현 한 것.
여기서 문제가 발생하는데..
예를 들어, top module에서 port 선언을 하다가... 맨 마지막 선언에서 ;(세미콜론)을 사용하지 말아야 하는데
깜빡해서 사용했을 경우 ISE는 현재 모듈은 port 선언에 문제가 있다는 표현을
아래와 같이 과감하게 top 모듈을 퇴출(?)로 표현한다는 것.
차라리... error를 띄우던지 할 것이지... 뜬금없는 top 모듈의 퇴출(?) 이라니........--+
어쨌거나, 결론은 이런 문제가 발생하면, port 선언을 잘 보라는 것이다.
;(세미콜론)을 하나 더 찍었다던지, ,(콜론)을 하나 더 썼다던지 머 이런 잡다구리한 문제 때문에 발생한다는 것을.
'[FPGA]' 카테고리의 다른 글
[xilinx] Xilinx Basic FPGA Architecture (0) | 2013.04.22 |
---|---|
[Altera] ALTMEMPHY를 사용한 SDRAM controller example (0) | 2013.03.27 |
[xilinx] coregen err:ERROR:sim:569 - Failed to set default project options. (0) | 2013.02.15 |
[xilinx] ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB (0) | 2013.02.06 |
[xilinx] ERROR:TSDatabase:8 - Second spec definition found for (0) | 2013.02.06 |