[FPGA]

[xilinx] ERROR:Pack:679 - Unable to obey design constraints

Neo Park 2013. 2. 5. 11:53

Altera user였다가 xilinx를 사용하다 보면 tool 사용이 서툴러서도 그렇겠지만 무엇보다

tool이 quartus에 비해 유연하지 않다는 것이다.

ISE는 quartus에서 warining으로 처리할 법한 문제도 하나하나 똑바로 처리하고 넘어가로 당당히 err를 토해낸다.

ISE 14.4에서 조차 core generator에서 iSE를 다시 설치할 만큼의 치명적인 err를 토해낸다.

대체 왜 xilinx가 FPGA 점유율 1위인지 잘 이해되지 않는 대목이다..

이 부분에 대해서는 추후 올리도록 하겠다.

 

어쨌던 err에 대한 solution은 있다. 하지만, 그 내용이 처음 접하거나 사용한지 얼마 안되는 user 들에게는

매우 불친절하게 설명되어 있다.

아래 err도 여러 solution에 대한 포스팅을 봤지만, 초보인 나에게는 머라고 떠드는지 알 수 없는 내용이었다.

 

ERROR:Pack:679 - Unable to obey design constraints (MACRONAME=hdlc_dpram/hset,
   RLOC=R11C120.S0) which require the combination of the following symbols into
   a single SLICE component:
    FLOP symbol "hdlc_dpram/BU7928" (Output Signal = hdlc_dpram/N2993)
    RAMDP symbol "hdlc_dpram/BU7982" (Output Signal = hdlc_dpram/N79341)
   The clock signals don't agree.  Please correct the design constraints
   accordingly.

 

이 err를 요약하면...

'너는 dpram을 만들어 놓고 입출력에 대해 constraint 제대로 주지 않아서, 즉, 입출력에 대한 정의가

  잘못되어 있기 때문에 잘 살펴봐라" 라는 의미다.

그 소리를 저 따위로 해 놓으면 누가 이해하겠는가....

 

암튼간에.. 이 err를 없애는 방법은 dpram의 입력 또는 출력 port가 IO port와 direct 잘못 연결되어 있을 때 발생한다.

IO port의 I, O와 dpram의 입/출력 data port가 바른 방향으로 연결되어 있는지 확인하고 제대로 연결해 주면 된다.

 

....